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 このページでは、MFPGA-BASEのソフトバージョンアップ情報や新規サポートデバイス情報、皆様から寄せられるお問合せに対するQ&A等を掲載いたします。 好評発売中！ FPGAトレーニング用学習ベースボード<MFPGA-BASE> \9,980 商品詳細・お買い上げはこちら！ ＜VHDLサンプルファイルについてのご注意＞ １．本回路は，FPGA学習ボード「MFPGA-BASE」とディジタル・デザイン・テクノロジNo.1付録基板のLatticeXP2搭載FPGAボード、また今後マルツパーツ館が発売するFPGAボード用につくられており，他のボードの動作についての保証や質問などには一切対応しません。 ２．ソースコードやプロジェクトファイルは，予告なく改編される可能性がございますので予めご了承下さい。 ３．提供するコードはボードの動作確認を行うためのものであり，ソースコードの詳細についてのサポートは弊社では行ないませんので、予めご了承下さい。 |
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| 2009.8.17 | MFPGA-SPAR3E 添付の回路図に誤りがありました。 修正回路図<MFPGA_SPAR3E_SCH_r2.pdf , 458KB> ●修正内容 回路図左上 JTAGコネクタ部 ・誤：＋2.5V，TCK，TDI，TDO，TMS，GND ・正：＋2.5V，TMS，TCK，TDO，TDI，GND 回路図中央上部，M0〜M2の設定部 ・誤：slave serial mode ・正：マスタ・シリアル・モード |
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| 2009.7.29 | MFPGA-CYCLONEコンフィギュレーションROM書き込み方法を公開しました。 MFPGA-CYCLONEコンフィギュレーションROM書き込み方法<MFPGA-CYCLONE_FAQ1.pdf , 184KB> |
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| 2009.6.17 | ディジタル・デザイン・テクノロジNo.1付録基板LatticeXP2搭載付録基板用 VHDLサンプルファイルを更新しました。 VHDLサンプルファイル<MFPGA_LAT090519.zip , 455KB> ●更新内容 ・PortIN[0]〜PortIN[3]が無効になっていた部分を修正しました。 ・SW5の論理が正負逆になっている部分を修正しました。 ・FPGAのI/Oモードのデフォルト値設定(LVCMOS33)を追加しました。 ・10MHzクロック入力のタイミング制約を追加しました。 |
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| 2009.5.28 | MFPGA-BASEに関するよくあるご質問とご回答を掲載いたしました。 MFPGA-BASEに関するよくあるご質問とご回答<MFPGA-BASE_FAQ1.pdf , 98KB> |
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| 2009.5.6 | MFPGA-BASEのシルク印刷ミスに関するお詫びと訂正 MFPGA-BASEのシルク印刷ミスに関するお詫びと訂正<errata090506.pdf , 68KB> |
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| 2009.4.29 | MFPGA-BASEの付属説明書の回路図第2版を公開しました。 MFPGA-BASEの付属説明書の回路図第2版<mfpga-base-manual-secondedition.pdf , 153KB> |
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| 2009.4.27 | MFPGA-BASE CN1、CN2のピン配置表を掲載しました。 MFPGA-BASE CN1、CN2のピン配置表<pintaihi090427.pdf , 47KB> |
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| 2009.4.27 | ディジタル・デザイン・テクノロジNo.1付録基板 LatticeXP2搭載付録基板用 VHDLサンプルファイルを更新しました。 LatticeXP2搭載付録基板用 VHDLサンプルファイルをダウンロード<MFPGA_LAT090425.zip , 844KB> |
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| 2009.4.10 | 発売予定のXLINX FPGAボード（CQ出版デザイン・ウェーブ2007年7月号の付録基板と同等）用 VHDLサンプルファイルをアップしました。 ザイリンクスFPGA基板用 VHDLサンプルファイルをダウンロード<MFPGA_XIL.zip , 1.61MB> |
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| 2009.4.10 | 発売予定のALTERA FPGAボード（CQ出版デザイン・ウェーブ2003年10月号の付録基板ベースの新規設計品）用VHDLサンプルファイルをアップしました。 アルテラFPGA基板用 VHDLサンプルファイルをダウンロード<MFPGA_ALT.zip , 0.99MB> |
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| 2009.4.10 | ディジタル・デザイン・テクノロジNo.1付録基板 LatticeXP2搭載付録基板用 VHDLサンプルファイルをリリースいたしました。 LatticeXP2搭載付録基板用 VHDLサンプルファイルをダウンロード<MFPGA_LAT.zip , 34.6KB> サンプルコードをコンパイルしてFPGAに書き込むと，直ちに回路が動作します。 この回路は，以下の機能を試すことができます。 ・プッシュスイッチによるカウントアップ SW2〜SW5のいずれかを押下すると、FPGA内部で1回だけのカウントアップ動作を行い，内部のカウント状態をDP1〜DP4の4桁の7セグメントLEDに反映します。 スイッチと7セグメントLEDは1桁ごとに対応しており、その対応は以下のとおりです。 SW2 − DP1 ： 右端の7セグメントLED SW3 − DP2 ： 右端から2番目の7セグメントLED SW4 − DP3 ： 右端から3番目の7セグメントLED SW5 − DP4 ： 左端の7セグメントLED この回路例では「カウンタの作り方」と「チャタリングを除去したスイッチの認識」についてをソースコードから学習することができます。 ・自走式カウンタと7セグメントLEDの表示 上記の例ではスイッチの押下により7セグメントLEDがカウントアップした値を表示していましたが、ディップスイッチ：SW1のNo1の状態によっては、自動的にカウントアップをする機能も用意しております。 SW1 No1-ON ： スイッチの押下により、内部のカウンタがカウントアップし、7セグメントLEDに状態を表示する SW1 No1-OFF ： 自走式カウンタが起動し、7セグメントLEDに状態を表示する なお、SW1をOFFにして自走式カウンタを起動した場合には、7セグメントLEDの下位2桁のみが順番にカウントアップを行い、上位２桁は「0xFF」を表示します。この値は、HD5-入力ポート（HD5・A2〜A9）の状態を表しており、たとえばA10とA9をピンセットなどでショートする＝Lレベルにすると、上位2桁の表示は「0x7F」になります。 注意） 入力ポートに何も接続していない状態で0xFFが表示される理由は、入力ポート側8ビットのすべての信号には10キロオームのプルアップ抵抗が付加されているため、ポートが未接続状態ではHレベルになるからです。 ・R-2Rはしご型D/Aの出力観測 MBASE-FPGAには、各8ビットの入出力ポート（HD5）が搭載されていますが、このうち出力ポートに関してはR-2Rはしご型D/Aコンバータの駆動回路にも接続されています。この出力は2ピンヘッダ（HD4）に接続されており、ユーザはオシロスコープなどを用いて、ディジタル値がアナログ値に変換される状態や結果を観測することができます。 HD4コネクタから出力される信号は、ディップスイッチ：SW1のNo3、ならびにNo.4の組み合わせによって変化します。 変化の様子は以下に示します。 SW1 No3-ON 、No4-ON ： 正弦波（サイン波）が出力されます。 SW1 No3-OFF、No4-ON ： 三角波形が出力されます。 SW1 No3-ON 、No4-OFF ： のこぎり波形（L⇒H）が出力されます。 SW1 No3-OFF、No4-OFF ： のこぎり波形（H⇒L）が出力されます この回路例では「ディップスイッチの入力」によって「出力を選択する」というセレクタ回路、また正弦波、三角波、のこぎり波などの波形の作り方をソースコードから学習することができます。 <ソースコードの解説> サンプルコードは、VHDL言語を用いて設計されています。 LATTICE社やその他FPGAメーカ向けの特殊な機能マクロやライブラリは使用していませんので、Verilog-HDL言語などに容易に変換を行うことが可能です。 □階層構造を取り入れたサンプルコード サンプルコードは、MBASE-FPGAに搭載された豊富な機能を検証するために、階層構造を採用して設計しております。 このため、個々のコードを参考にすることで、どのような方法でボード上の機能を駆動するのかを効率的に学習することができます。 ただし、本資料やソースコードではVHDL言語の記述方法やステートメント/コマンドの意味は解説しておりません。 別途、VHDL言語仕様書や書籍などを参照してください。 □VHDLコード一覧 Mod_TOP.vhd ・・・ サンプルコードの最上位階層です。この階層内で、さまざまなモジュールを接続しています。 ｜ ｜−−− Mod_Freq_div.vhd ・・・ 7セグメント点灯用自走式カウンタのタイミングジェネレータです。 ｜−−− Mod_Freq_div.vhd ・・・ 正弦波/三角波/のこぎり波形生成タイミングジェネレータです。 ｜ ｜−−− Mod_7seg_x4.vhd ・・・ 4桁の7セグメントLEDにMod_TOP内のカウンタ値を供給する部位です。 ｜ ｜ ｜ ｜−−− Mod_7Seg.vhd ・・・ 1桁単位で、16進数から7セグメントへ変換するエンコーダ回路です。 ｜ ｜−−− Mod_7Seg.vhd ・・・ 同上 ｜ ｜−−− Mod_7Seg.vhd ・・・ 同上 ｜ ｜−−− Mod_7Seg.vhd ・・・ 同上 ｜ ｜−−− Mod_PUSHsw.vhd ・・・ 4つのプッシュスイッチとタイミングを一元管理する部位です。 ｜ ｜ ｜ ｜−−− Mpd_PUSHsw_sync.vhd ・・・ 1つのプッシュスイッチの押下タイミングを生成します。 ｜ チャタリングの防止もここで行います。 ｜ ｜−−− Mod_WaveGen.vhd ・・・ 正弦波/三角波/のこぎり波形を生成し、DIPスイッチ-No3/No4の値により出力を選択する部位です。 ｜ ｜ ｜ ｜−−− sintable.vhd ・・・ 正弦波生成用の15ビット精度/1象限テーブルと合成部位です。 ｜ ｜−−− Mod_UART_Tx.vhd ・・・ RS232送信回路です。 |
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